數(shù)字芯片一直是半導體芯片中最核心的品類之一，其出貨量巨大，對半導體工藝的依賴程度很高，常常被視為推動整個半導體行業(yè)發(fā)展的核心。因此，在MAPT路線圖中，對數(shù)字芯片相關(guān)的路線圖分析尤為詳實。
在數(shù)字芯片的路線圖中，首先引人注目的是與傳統(tǒng)摩爾定律預(yù)測截然不同的數(shù)字。根據(jù)MAPT路線圖的預(yù)測，未來十年內(nèi)，晶體管密度將從目前的每平方厘米200億增加到每平方厘米800億，即增長4倍。相比之下，過去摩爾定律預(yù)測每18個月晶體管密度翻倍，因此在十年內(nèi)晶體管密度應(yīng)該增加64倍以上。從MAPT路線圖的預(yù)測來看，未來晶體管密度的增長速度將遠低于摩爾定律時代——未來十年的晶體管密度增長速度僅相當于過去三年的水平。
此外，近年來半導體工藝的發(fā)展表明，晶體管性能（即門延遲）的改善甚至落后于摩爾定律預(yù)測的每18個月提升40%的速度。目前每代工藝演進在集成度翻倍的同時，晶體管性能僅提升10%至20%，而未來這一增長率可能更低。因此，根據(jù)MAPT路線圖，可以初步估算未來十年中隨著晶體管集成度增加四倍，晶體管性能提升大約在20%至30%之間。換言之，數(shù)字芯片性能的提升不再僅依賴于晶體管性能提升，而需要借助其他方法。
MAPT路線圖指出，數(shù)字邏輯的未來進步主要依賴于架構(gòu)上的創(chuàng)新。主要的進步方向包括：
1. 進一步提升集成度：由于半導體工藝進步對邏輯密度提升的貢獻有限，為了進一步提升集成度，需要依賴高級封裝技術(shù)。高級封裝技術(shù)可以通過不同的堆疊方式（如2.5D和3D）將不同的芯片粒子整合到同一封裝中，有望在未來中高端芯片中得到更廣泛應(yīng)用，并解決先進工藝的良率問題。
2. 降低數(shù)據(jù)移動開銷：隨著芯片集成度的增加，數(shù)據(jù)互聯(lián)的開銷將成為性能和能效比的主要瓶頸。為解決這一問題，需要利用高級封裝技術(shù)降低功耗，采用新架構(gòu)如近內(nèi)存計算和存內(nèi)計算降低開銷，并通過模擬和混合信號電路創(chuàng)新降低數(shù)據(jù)移動開銷。
3. 使用專用設(shè)計架構(gòu)：采用更多的專用設(shè)計架構(gòu)來取代通用設(shè)計，例如使用AI加速器進行人工智能相關(guān)計算，可大幅改善能效比。在使用專用設(shè)計架構(gòu)時，軟硬件協(xié)同設(shè)計至關(guān)重要，因為需要考慮軟件和應(yīng)用層的實際需求，實現(xiàn)高效率。
綜上所述，MAPT對數(shù)字邏輯電路的未來演進主要依賴于高級封裝技術(shù)，通過利用該技術(shù)進一步提升集成度、降低數(shù)據(jù)移動開銷，并實現(xiàn)專用架構(gòu)設(shè)計的集成，從而在未來十年中繼續(xù)推動芯片性能和能效比指數(shù)級提升。
